在半導(dǎo)體存儲(chǔ)技術(shù)領(lǐng)域，DRAM作為計(jì)算系統(tǒng)的關(guān)鍵組成部分，一直面臨著提升密度與降低功耗的雙重挑戰(zhàn)。隨著人工智能與大數(shù)據(jù)的快速發(fā)展，傳統(tǒng)存儲(chǔ)架構(gòu)已難以滿足日益增長(zhǎng)的數(shù)據(jù)處理需求。在主流1T1C架構(gòu)中，制程微縮導(dǎo)致存儲(chǔ)電容難以進(jìn)一步縮小，電容器漏電與干擾問(wèn)題日益凸顯。2T0C架構(gòu)雖被視為潛在解決方案，但傳統(tǒng)集成方法因采用分步堆疊工藝，面臨著橫向?qū)?zhǔn)偏差與熱循環(huán)效應(yīng)帶來(lái)的嚴(yán)苛挑戰(zhàn)。

針對(duì)上述挑戰(zhàn)，微電子所集成電路制造技術(shù)全國(guó)重點(diǎn)實(shí)驗(yàn)室研究團(tuán)隊(duì)聯(lián)合北京超弦存儲(chǔ)器研究院、山東大學(xué)提出一種新型雙柵4F2 2T0C存儲(chǔ)單元。該技術(shù)通過(guò)原位金屬自氧化工藝，實(shí)現(xiàn)4F2存儲(chǔ)單元中讀取晶體管和寫(xiě)入晶體管的自對(duì)準(zhǔn)集成，并可通過(guò)多值存儲(chǔ)技術(shù)進(jìn)一步提升存儲(chǔ)密度。測(cè)試結(jié)果表明，該垂直雙柵晶體管實(shí)現(xiàn)了優(yōu)異的開(kāi)態(tài)電流與亞閾值擺幅，并在85℃熱穩(wěn)定性測(cè)試中取得-22.6 mV（NBTS）與87.7 mV（PBTS）的可靠表現(xiàn)，兼具高性能與高穩(wěn)定性。基于該晶體管的4F2 2T0C單元支持4比特多值存儲(chǔ)，實(shí)現(xiàn)了50納秒的寫(xiě)入時(shí)間，數(shù)據(jù)保持時(shí)間超過(guò)300秒，展現(xiàn)出良好的技術(shù)潛力。

本研究以“High-density three-dimensional integration of dynamic random-access memory using vertical dual-gate IGZO TFTs”為題發(fā)表在Nature Communications期刊上，微電子所博士后廖福錫、北京超弦存儲(chǔ)器研究院朱正勇研究員、微電子所博士生李子涵為共同第一作者，微電子所李泠研究員、楊冠華副研究員、北京超弦存儲(chǔ)器研究院趙超研究員、山東大學(xué)Arokia Nathan教授為共同通訊作者。

該項(xiàng)研究得到了重點(diǎn)研發(fā)計(jì)劃、國(guó)家自然科學(xué)基金等項(xiàng)目的支持。

圖1.?4F²雙柵2T0C存儲(chǔ)陣列示意圖和電鏡表征